Published Jun 12, 2017



PLUMX
Almetrics
 
Dimensions
 

Google Scholar
 
Search GoogleScholar
Downloads


Cecilia Sandoval-Ruiz, PhD

##plugins.themes.bootstrap3.article.details##

Abstract

Introducción: Este artículo presenta el modelo de un multiplicador en campos finito GF que estudia la arquitectura generalizada del componente LFSR (registros de desplazamiento con realimentación lineal), con el propósito de generar una descripción concurrente, aplicando conceptos de análisis estructural, descripción de componentes parametrizados y tratamiento matemático de señales. Método: El diseño se realizó tabulando los términos en función de las variables tiempo y posición en el circuito, del componente de reducción modular, con lo que se creó una matriz de operaciones combinacionales. Este modelo fue descrito en VHDL, para las pruebas de comportamiento y optimización del hardware. Resultados: La investigación permitió establecer las ecuaciones para la implementación del modelo en VHDL, en su expresión genérica con el operador “concatenación”. Para la configuración de hardware se estimó el consumo de recursos en hardware, a nivel de operadores lógicos y se obtuvo una propuesta eficiente. Así mismo, se obtuvo un 7,89 % de ahorro del consumo de potencia asociada a la señal en el diseño del multiplicador, con la técnica de optimización propuesta. Conclusiones: El modelo desarrollado simplifica la descripción de circuitos paralelos, de alta eficiencia desde un enfoque de modelado matemático para descripción de hardware. El método propuesto muestra sus aportes en materia de optimización en el modelado eficiente de sistemas lógicos avanzados, el cual puede ser extrapolado a componentes más complejos.

Keywords

modelo VHDL, multiplicador en campos finitos, optimización circuital.VHDL, Multiplicadores campos finito, Modelo Optimizado

References
[1] C. Sandoval-Ruiz and A. Fedón-Rovira, “Efficient RS (255 ,k) encoder over reconfigurable systems,” Rev. Téc. Ing. Zulia, vol. 37, no. 2, pp. 151–159, 2014.
[2] R. H. Morelos-Zaragoza, The Art of Error Correcting Coding, vol. 2. London: Wiley, 2002. [3] F. J. Brotons M, “Modelo de criptoprocesador de curvas elípticas en GF(2m) basado en hardware reconfigurable,” PhD Thesis, Univ. Alicante, España, 2016.
[4] C. H. Kim, S. Oh, and J. Lim, “A new hardware architecture for operations in GF(2m),” Comput. IEEE Trans., vol. 51, no. 1, pp. 90–92, 2002.
[5] A. Saqib Nazar, “Implementación eficiente de algoritmos criptográficos en dispositivos de hardware reconfigurable,” Centro de Investigación y Estudios Avanzados del Instituto Politécnico Nacional, México, 2004.
[6] C. E. Sandoval-Ruiz and A. Fedón-Rovira, “Codificador RS (255,k) en hardware reconfigurable orientado a radio cognitivo,” Ing. Univ., vol. 17, no. 1, pp. 77–91, 2013.
[7] C. Sandoval-Ruiz, “Analysis of Fractal circuits and modeling through iterated functions system for VHDL case study: Reed Solomon encode,” Rev. Cienc. Ing., vol. 38, no. 1, pp. 3–16, 2017.
[8] C. E. Sandoval-Ruiz, “Logical-mathematical model of encoder 2D-RS for hardware description in VHDL,” Rev. Ing. UC, vol. 24, no. 1, pp. 28–39, 2017.
[9] V. C. Tejeda-Calderón, M. A. García-Martínez, and R. Posada-Gómez, “Implementación en FPGA de un multiplicador por digitos sobre campos finitos GF (2 m),” División de Estudios de Postgrado Orizaba, Veracruz, pp. 2–5.
[10] J. Cruz, “Multiplicación escalar en curvas de Koblitz: arquitectura en hardware reconfigurable,” Instituto Técnico Nacional, México, 2005.
[11] J. Imaña, “Aplicación de campos de Galois a la verificación probabilística de funciones booleanas y métodos de multiplicación sobre campos de extensión GF(2m),” Universidad Complutense de Madrid, España, 2004.
[12] M. Machhout, M. Zeghid, W. El, B. Bouallegue, A. Baganne, and R. Tourki, “Efficient large numbers Karatsuba-Ofman multiplier designs for embedded systems,” Comput. Eng., pp. 548–557, 2009.
[13] G. C. Ahlquist, B. E. Nelson, and M. D. Rice, “Synthesis of small and fast finite field multipliers for field programmable gate arrays,” Proceedings of 5th Annual Military and Aerospace Programmable Logic Device International Conference, Maryland, USA, 2002.
[14] M. Song, S. Kuo, and I. Lan, “A Low complexity design of reed solomon code algorithm for advanced RAID system,” IEEE Trans. Consum. Electron., vol. 53, no. 2, pp. 265–273, 2007.
[15] G. M. Marchesan Almeida, E. A. Bezerra, L. V. Cargnini, R. D. R. Fagundes, and D. G. Mesquita, “A Reed-Solomon algorithm for FPGA area optimization in space applications,” in Adaptive Hardware and Systems, 2007. AHS 2007. Second NASA/ESA Conference on, 2007, pp. 243–249.
[16] G. Ahlquist, B. Nelson, and M. Rice, “Optimal finite field multipliers for FPGAs,” in Field Programmable Logic and Applications, 1999, pp. 51–60.
[17] J. J. Climent, F. G. Crespí, and A. Grediaga, “A scalable finite field multiplier,” IEEE Lat. Am. Trans., vol. 6, no. 7, pp. 632–637, 2008.
[18] E. Dubrova, M. Teslenko, and H. Tenhunen, “On analysis and synthesis of (n,k) -Nonlinear feedback shift registers,” in Transition, 2008, pp. 1286–1291.
[19] C. I. H. Chen, “Synthesis of configurable linear feedback shifter registers for detecting random-pattern-resistant faults,” in Proceedings of the 14th International Symposium on Systems Synthesis, vol. 1, no. V, pp. 203–208, 2001.
[20] M. García-Martínez, G. Morales-Luna, and F. Rodríguez-Henríquez, “Implementación en FPGA de un multiplicador eficiente para campos finitos GF(2m).” [Online]. Available: https://www.researchgate.net/publication/267795370_IMPLEMENTACION_EN_FPGA_DE_UN_MULTIPLICADOR_POR_DIGITOS_SOBRE_CAMPOS_FINITOS_GF2_m
[21] C. Sandoval-Ruiz, “Codificador RS (n,k) basado en LFCS: caso de estudio RS (7,3),” Rev. Fac. Ing. Univ. Antioquia, no. 64, pp. 68–78, 2012.
[22] H. Yap, K. Khoo, and A. Poschmann, “Parallelizing the Camellia and SMS4 block ciphers - extended version,” in Progress in Crytology-AFRICACRIP 2010. Gewerbestrasse, Switzerland: Springer, 2010, pp. 387-406.
[23] C. Mucci et al., “Implementation of parallel LFSR-based applications on an adaptive DSP featuring a pipelined configurable Gate Array,” in Design, Automation and Test in Europe, 2008. DATE’08, no. 27342, pp. 1444–1449, 2008.
[24] O. Delgado, “Nuevos protocolos y esquemas de seguridad para redes ad-hoc móviles inalámbricas,” Tesis doctoral, Universidad Carlos III de Madrid, España, 2010.
[25] F. Peralta, “Diseño de arquitecturas digitales para criptografía,” Instituto Politécnico Nacional, México, 2005.
[26] Xilinx, “LogiCORE IP Reed-Solomon Encoder v8.0,” 2012.
[27] J. D. Allen, “Energy efficient adaptive reed-solomon decoding system,” University of Massachusetts Amherst, USA, 2008.
[28] C. Sandoval-Ruiz, “Modelo optimizado del codificador Reed-Solomon (255,k) en VHDL a través de un LFSR paralelizado,” Tesis Doctoral, Universidad de Carabobo, Venezuela, 2013.
[29] C. Sandoval Ruiz, “Power consumption optimization in reed solomon encoders over FPGA,” Lat. Am. Appl. Res., vol. 44, no. 1, pp. 81–85, 2014.
How to Cite
Sandoval-Ruiz, C. (2017). VHDL optimized model of a multiplier in finite fields. Ingenieria Y Universidad, 21(2), 195–212. https://doi.org/10.11144/Javeriana.iyu21-2.vhdl
Section
Electrical and computer engineering