@article{Sandoval-Ruiz_2017, title={VHDL optimized model of a multiplier in finite fields}, volume={21}, url={https://revistas.javeriana.edu.co/index.php/iyu/article/view/195}, DOI={10.11144/Javeriana.iyu21-2.vhdl}, abstractNote={<p><em><strong>Introducción:</strong> </em>Este artículo presenta el modelo de un multiplicador en campos finito GF que estudia la arquitectura generalizada del componente LFSR (registros de desplazamiento con realimentación lineal), con el propósito de generar una descripción concurrente, aplicando conceptos de análisis estructural, descripción de componentes parametrizados y tratamiento matemático de señales.<em><strong> Método:</strong></em> El diseño se realizó tabulando los términos en función de las variables tiempo y posición en el circuito, del componente de reducción modular, con lo que se creó una matriz de operaciones combinacionales. Este modelo fue descrito en VHDL, para las pruebas de comportamiento y optimización del hardware. <em><strong>Resultados:</strong></em> La investigación permitió establecer las ecuaciones para la implementación del modelo en VHDL, en su expresión genérica con el operador “concatenación”. Para la configuración de hardware se estimó el consumo de recursos en hardware, a nivel de operadores lógicos y se obtuvo una propuesta eficiente. Así mismo, se obtuvo un 7,89 % de ahorro del consumo de potencia asociada a la señal en el diseño del multiplicador, con la técnica de optimización propuesta. <em><strong>Conclusiones:</strong></em> El modelo desarrollado simplifica la descripción de circuitos paralelos, de alta eficiencia desde un enfoque de modelado matemático para descripción de hardware. El método propuesto muestra sus aportes en materia de optimización en el modelado eficiente de sistemas lógicos avanzados, el cual puede ser extrapolado a componentes más complejos.</p>}, number={2}, journal={Ingenieria y Universidad}, author={Sandoval-Ruiz, Cecilia}, year={2017}, month={Jun.}, pages={195–212} }