Reed-solomon digital encoder/decoder for reconfigurable hardware
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In this paper we present theory bases for Reed-Solomon Coders/Decoders building blocks, and a methodology to the basicoriented design of Field Programmable Gate Arrays (FPGA). Initially, the design of the Coder at the software level is presented, later the architecture and captures using VHDL, with Xilinx ISE 6.1 are showed. Finally, the simulations using ModelSim 5.7 are carried out. The operations in finite or Galois fields, GF(2m), are the fundamentals for several algorithms in the fields of error-correction codes and digital signal processing. Nevertheless, the calculations involved are time-consuming, especially when they are performed by software. Due to performance and security reasons, it is rather convenient to implement algorithms by hardware.
Reconfigurable hardware, Reed-Solomon codes, digital communicationhardware reconfigurable, códigos Reed-Solomon, comunicación digital
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